発明情報

背景

近年、SiCやGaN等のワイドギャップ半導体の実用化により、従来の電力変換器に比べより高周波および大電力でのスイッチングが可能となりました。これにより、電力変換器の小型化、軽量化が進められています。
その一方、これら高周波スイッチングに伴う電圧変化や電流変化が増大することにより、スイッチング時の電圧サージという課題が、より顕在化しています。
この対策として、サージ抑制用の付加回路増設という方法がありますが、これは変換器体積の増加とコストアップにつながってしまいます。

発明概要と利点

発明者らは、スナバ回路などのサージ抑制付加回路を要さない、新たなサージ抑制手法を開発しました。本手法では、予め回路定数計算にて電流がゼロとなる時間を求めることで、パルス密度変調（PDM）のオフとなる時間を他励で制御するため、電力変換器としての解析的な設計が容易であり、また、サージ検知抑制用に付加回路を増設する必要がありません。

サージ抑制の付加回路が不要なため、ワイドギャップ半導体による電力変換器の小型化、軽量化とコストダウン化に適します。また付加回路によるスイッチング損失増大の可能性もありません。

本発明手法を用いることで、スイッチング時に発生していたサージを抑制することができます (図１(A)(B)） 。

振動成分によって電流が０をとる時間を予め回路定数計算可能な設計済みの回路に対して制御のみで本発明手法を実装することができます。